반도체 불량, 결함, 고장 분석
반도체 불량과 고장이 일어나는 원인
수년에 걸쳐 사용자는 보다 안정적인 전자 장비를 요구해 왔습니다. 동시에 전자 장비는 더욱 복잡해졌습니다. 이 두 가지 요소의 조합은 장기간에 걸쳐 문제 없는 작동을 보장할 필요성을 크게 강조했습니다. 고장 분석은 고장의 메커니즘과 원인에 대한 귀중한 통찰력을 제공할 수 있으며, 이는 차례로 부품 및 제품 설계의 개선으로 이어져 전자 시스템의 신뢰성을 개선하는 데 도움이 됩니다.
엔지니어와 과학자들은 불량을 너무 자주 연구하여 이제 고장이 언제 발생할지 예측하는 데 사용할 수 있는 모델 또는 방정식을 갖게 되었습니다. 이러한 모델은 특정 장치가 언제 고장날지 예측하지 않지만 특정 조건에서 고장률을 합리적으로 확실하게 예측할 수 있습니다.
장치는 일반적으로 최대 정격 이상으로 스트레스를 주는 조건을 경험하기 때문에 고장이 일어납니다. 장치가 불량이 일어나는 방식을 고장 메커니즘이라고 합니다. 일반적으로 전기, 열, 화학 물질, 방사선, 기계적 스트레스 및 기타 요인으로 인해 고장이 발생합니다. 메커니즘과 원인을 구분하는 것이 중요합니다. 예를 들어, 기계적 스트레스로 인한 전기적 메커니즘으로 인해 장치가 고장날 수 있습니다.
반도체 불량 범주
반도체의 일반적인 고장 메커니즘은 몇 가지 주요 범주로 나눌 수 있습니다. 이러한 메커니즘이 어떻게 작동하는지 알면 분석을 위해 제공된 장치의 오류를 정확히 찾아내는 데 도움이 됩니다.
1. 캡슐화 불량
이러한 오류는 장치를 패키징하는 데 사용되는 캡슐화에 결함(일반적으로 균열)이 발생할 때 발생합니다. 캡슐화 재료와 리드에 사용되는 금속 사이의 기계적 또는 열적 응력과 열팽창 계수의 차이로 인해 균열이 형성될 수 있습니다. 이러한 구멍은 습도가 높거나 장치가 플럭스, 세척제 등에 노출될 때 습기가 패키지로 들어갈 수 있도록 합니다. 화학적 작용은 장치를 저하시키고 고장을 일으킬 수 있습니다.
2. 다이 부착 불량
다이와 기판 사이의 부적절한 접촉은 둘 사이의 열전도율을 감소시킵니다. 결과적으로 다이가 과열되어 응력과 균열이 발생하여 장치가 고장날 수 있습니다.
3. 와이어 본드 불량
높은 전류 흐름으로 인한 열적 과응력, 부적절한 본딩으로 인한 본드 와이어의 기계적 스트레스, 본드 와이어와 다이 사이의 계면 균열, 실리콘의 전자 이동 및 과도한 본딩 압력은 각각 와이어 본드 불량을 유발할 수 있습니다. 접합이 불량하면 도체 중 하나가 더 이상 존재하지 않기 때문에 장치가 고장나게 됩니다.
4. 벌크 실리콘 결함
때로는 결정 결함이나 실리콘 벌크 재료의 불순물 및 오염 물질로 인한 결함으로 인해 장치가 고장날 수 있습니다. 장치 제조 중 확산 문제로 인한 공정 결함도 장치 고장의 원인이 될 수 있습니다.
5. 산화물 층 결함
장치 리드를 통해 전파되는 정전기 방전 및 고전압 과도 현상으로 인해 얇은 산화막(절연체)이 파손되어 장치가 오작동할 수 있습니다. 산화물 층의 균열 또는 긁힘 또는 산화물의 불순물 존재도 고장으로 이어질 수 있습니다.
6. 알루미늄 금속 결함
이러한 결함은 다음에서 발생합니다.
높은 전기장으로 인한 전류 흐름 방향으로 알루미늄의 전자 이동.
고전류로 인한 전기적 과부하로 인한 알루미늄 도체 파손.
알루미늄의 부식.
납땜으로 인한 금속 마모.
접촉 창에서 부적절한 금속 증착, 및 언덕과 균열의 형성.
일반적인 조건
일반적으로 불량을 촉발하려면 특정 이벤트 또는 조건 집합이 필요합니다. 이 문서의 나머지 부분에서는 오류를 일으킬 수 있는 가장 일반적인 이벤트 또는 조건에 대해 설명합니다. 이러한 원인을 이해함으로써 철저한 고장 분석을 수행하고 설계자와 테스트 엔지니어가 보다 안정적인 제품을 생산하도록 도울 수 있습니다. 그러나 장치와 PCB 또는 최종 제품 모두의 설계 오류로 인해 장치가 고장날 수 있는 조건이 생성될 수 있습니다. 그러나 이러한 설계 문제조차도 일반적으로 아래에 설명된 하나 이상의 조건으로 이어집니다.
열 과부하
열 과부하(과도한 열)로 인해 반도체가 고장날 수 있습니다. 과도한 열은 재료를 녹이고 플라스틱을 탄화시키며 반도체 다이를 휘게 하고 파손시키며 다른 유형의 손상을 일으킵니다. 일반적으로 장치는 125–150°C 이상의 접합 온도에서 작동하지 않아야 합니다.
군사 애플리케이션은 접합 온도를 110°C로 제한하는 것을 목표로 합니다. Arrhenius 방정식(" 고장률을 예측하는 모델 " 참조)을 적용하여 장치의 접합 온도를 160°C에서 135°C로 낮추면 고장률이 절반으로 줄어든다는 것을 보여줄 수 있습니다. (방정식에 대한 자세한 설명과 해결 방법은 " 온도가 고장률에 미치는 영향 "을 참조하십시오 .)
고온으로 인해 고장이 발생한 경우 제품 설계자에게 알리십시오. 팬, 방열판 및 기타 냉각 장치가 사양 내에서 온도를 유지하도록 제품 포장 및 작동 사양을 고려해야 합니다. 고전력 장치에는 방열판과 팬이 필요하지만 저전력 장치는 단순히 열을 주변 공기로 분산시킬 수 있습니다. 또한 테스트 엔지니어는 테스트 중에 방열판과 팬이 제자리에 남아 있는지 또는 테스트 중인 장치를 충분히 냉각시키기 위해 다른 열 제거 장치를 사용할 수 있는지 확인해야 합니다.
테스트 엔지니어는 전력 반도체 및 전력 어셈블리의 온도를 모니터링하여 테스트 중에 장치가 안전하지 않은 온도에서 작동하지 않도록 하여 수명이 단축되지 않도록 해야 할 수 있습니다.
전기적 과부하
반도체 장치는 장치 제조업체가 설정한 전압, 전류 및 전력 제한 범위 내에서 작동해야 합니다. 이러한 제한은 장치에 대한 전원 및 I/O 연결 모두에 대해 존재합니다. 장치가 이 "안전한 작동 영역"(SOA) 외부에서 작동하는 경우 EOS(전기적 과응력)는 내부 전압 파괴를 일으켜 장치를 망가뜨리는 내부 손상을 일으킬 수 있습니다. EOS가 더 높은 전류 흐름을 생성하면 장치가 과열되어 고장 원인에 열적 과부하가 추가될 수 있습니다. 추가된 열 응력은 1차 EOS에서 열 응력이 발생했기 때문에 명명된 2차 모드 고장으로 이어집니다.
그림 1. 이 바이폴라 트랜지스터는 고전압 과도 현상으로 인한 EOS로 인해 고장났습니다. 이 현미경 보기는 베이스-이미터 접합부의 고장을 보여줍니다. 와이어 본드 접점 중 하나에 있는 2개의 집게 모양 구조가 브레이크다운 영역입니다.
바이폴라 트랜지스터의 내부 모습(그림 1)은 트랜지스터 베이스에 고전압 과도 현상(EOS)이 적용되어 베이스-이미터 단락 회로를 생성하여 장치를 손상시킨 방법을 보여줍니다. 장치가 고장났습니다.
회로 설계자는 구성 요소를 적절하게 지정하고 사양을 낮추어 EOS 오류를 최소화할 수 있습니다. 또한 설계에 제너 다이오드, 페라이트 비드, 필터, 배리스터 등과 같은 필수 보호 장치를 포함할 수 있어 전기적 스트레스가 중요한 장치에 도달하는 것을 방지할 수 있습니다. 칩 설계자는 IC에 보호 장치를 통합할 수 있습니다. 또한 테스트 엔지니어는 제품이 테스트 단계를 거치거나 번인할 때 테스터가 장치에 전기적으로 과도한 스트레스를 주지 않도록 해야 합니다. 테스트 회로는 제품의 내부 회로와 동일한 유형의 보호를 제공해야 합니다.
정전기 방전(ESD)은 EOS 범주의 하위 집합을 형성합니다. ESD는 장치 제작, 테스트, 취급, 조립, 생산 또는 현장 사용 중 모든 단계에서 전자 장치의 기능에 영향을 줄 수 있습니다.1,2,3 ESD는 어떤 이유로든 표면에 전하가 축적될 때 발생합니다. 카펫 위를 걷는 사람은 마찰 대전으로 인해 20kV의 높은 정전압을 생성할 수 있습니다. 또한 플라스틱 부품을 사용하는 기계는 정전기를 생성할 수 있습니다. 분명히, 이 전하를 반도체로 소산시키면 장치가 파괴될 수 있습니다.
ESD가 항상 즉각적인 구성 요소 오류로 이어질 필요는 없습니다. 일상적인 테스트 중에 감지되지 않는 구성 요소의 잠재적 결함을 유발할 수 있습니다. 이러한 "약화된" 구성 요소는 시스템이 실험실이 아닌 실제 조건에서 작동할 때 현장에서 고장날 가능성이 더 큽니다.
일반적으로 ESD 손상은 다음과 같은 방식으로 나타납니다.
방전 또는 전기적 과부하는 장치를 손상시킵니다. 손상으로 인해 정상보다 높은 전류 흐름이 발생하여 열 과부하가 발생합니다. 열적 과응력은 금속 상호 연결을 녹이고 접합부를 손상시킵니다.
강한 전기장은 접합과 얇은 산화물 층의 파괴를 일으킵니다.
ESD 유도 필드는 PCB 트레이스에 결합되어 반도체 접합을 녹일 수 있는 고전류를 생성할 수 있습니다.
방전은 실리콘 제어 정류기(SCR)의 트리거로 인해 CMOS 장치에서 "래치업"을 유발합니다.
그림 2. 손상된 RS-232C 트랜시버의 현미경 사진에서 흩어진 모양은 전기적 과부하가 장치의 탄화로 이어질 수 있는 방법을 보여줍니다.
그림 3. 이 RS-232C 트랜시버의 균열은 장치 핀 중 하나의 정전기 방전으로 인해 발생했습니다.
그림 4. 그림 3에 표시된 RS-232C 송수신기의 손상을 자세히 살펴보면 정전기 방전에 의해 절연 산화물 층에 구멍이 뚫린 미세한 구멍이 있음을 알 수 있습니다.
CMOS RS-232C 트랜시버 IC의 현미경 사진에서 ESD 손상의 영향을 볼 수 있습니다( 그림 2, 3, 4 ). 분석 결과 그림 2에서 IC에 대한 장치 고장의 원인으로 ESD 과도 현상으로 인한 래치업이 밝혀졌습니다. CMOS 집적 회로는 특히 장치의 기생 pnpn 구조로 인해 ESD 및 래치업 문제가 발생하기 쉽습니다.
이러한 구조는 모든 핀에서 방전에 의해 트리거될 때 장치의 VDD와 VSS 핀 사이의 단락 회로처럼 계속 전도되는 SCR을 형성합니다. 필연적으로 래치업은 과열 및 장치 고장으로 이어집니다. 심한 경우 장치가 자체적으로 파괴되기 전에 장치에서 생성된 높은 열로 인해 장치가 검게 될 것입니다(그림 2). 또 다른 고장난 장치에서 ESD의 에너지는 산화물 층을 통해 미세한 구멍을 태워(그림 3 및 4) 후속 고장으로 이어졌습니다.
ESD로 인한 오류를 감지하면 회사의 엔지니어, 기술자 및 기타 직원에게 ESD로 인한 손상의 영향을 최소화하기 위해 보관, 취급, 조립 및 테스트 중에 몇 가지 간단한 예방 조치를 취하도록 상기시키십시오. 표준 예방 조치에는 다음이 포함됩니다.
정전기를 발산시키는 전자 부품을 튜브와 통에 보관하십시오.
조립하는 동안 손목 밴드를 착용하십시오.
손으로 납땜할 때는 접지된 팁 납땜 장비를 사용하십시오.
정전기 방지 작업대와 바닥을 사용하십시오. 그리고
정전기를 분산시키는 패키지 어셈블리.
MIL-STD-883 및 MIL-STD-1686은 구성 요소 표준을 제공하고 IEC 1000-4-2 및 EIA 1361은 장비 표준을 제공합니다. ESD 협회(뉴욕주 로마, www.eosesd.org)는 장치 취급에 대한 표준을 설정합니다.
구성 요소 불량은 초기 테스트를 통과하지 못하는 구성 요소 배치의 문제와 구성 요소 설계에서 발생하는 문제의 두 가지 하위 그룹으로 나뉩니다.
때때로 구성 요소 배치에서 정상적인 수보다 많은 오류가 발생합니다. 이러한 구성 요소는 초기 생산 테스트를 통과한 다음 잘못된 취급, 잘못된 포장 기술 및 조립, 테스트 및 배송 중 문제가 최종 조립 후에만 나타나는 잠재적 결함을 유발하여 구성 요소를 "약화"시킵니다. 분석을 기반으로 수신 테스트 및 처리 프로세스를 재평가해야 할 수 있습니다. 제품 사양을 "강화"하기 위해 공급업체와 협력해야 할 수도 있습니다.
한 구성 요소에서 작지만 치명적이지 않은 오류가 연쇄적으로 발생하여 다른 구성 요소에 파괴적인 오류가 발생할 수 있습니다. 스위칭 전원 공급 장치의 변압기의 경우를 고려하십시오. 누설 인덕턴스와 같은 기생 효과는 전압 스파이크를 유도하여 스위칭 트랜지스터의 고장을 일으킬 수 있습니다. 불량을 격리하고 주요 원인을 찾기 위해 역추적해야 할 수도 있습니다. 그런 다음 제조업체 및 QA 담당자와 협력하여 필요한 엄격한 허용 오차에 맞게 제품을 만들 수 있도록 해야 합니다. 티앤엠에프
각주
1. Bipolar Power Transistor Databook, AN-1040, Motorola Semiconductor, Phoenix, AZ, 1995, pp. 6-6 to 6-25.
2. CMOS Logic Databook, AN-248, National Semiconductor, Santa Clara, CA, 1988, pp. 2-48 to 2-49.
3. Duffy, Carl, “Test CMOS Devices for ESD Immunity,” Test & Measurement World, Newton, MA, August 1997, pp. 59–70.
도움이 되는 권장 글
Boxleitner, Warren, Electrostatic Discharge and Electronic Equipment: A Practical Guide for Designing to Prevent ESD Problems, IEEE Press, Piscataway, NJ, 1989.
Doyle, Edgar A., Jr., “How Parts Fail,” IEEE Spectrum, IEEE, New York, NY, October 1981, pp. 36–43.
"Engineer's Factfile," Electronic Packaging and Production, Des Plaines, IL, December 1997, p. 31.
Jensen, Finn, Electronic Component Reliability: Fundamentals, Modelling, Evaluation, and Assurance, John Wiley & Sons, New York, NY, 1996.
Mardiguian, Michel, Understand, Simulate and Fix ESD Problems, Interference Control Technologies, Gainesville, VA, 1986.
Pollino, Emiliano, Microelectronic Reliability: Integrity Assessment and Assurance, Artech House, Norwood, MA, 1989.
Ramakumar, R., Engineering Reliability: Fundamentals and Applications, Prentice Hall, Englewood Cliffs, NJ, 1992.
불량율에 대한 온도의 영향
화학 수업에서 반응 온도를 10°C 높이면 반응 속도가 2배 증가한다는 말을 들은 기억이 있을 것입니다. 이러한 유형의 관찰은 스웨덴 화학자 Svante Arrhenius(1859-1927)로 하여금 자신의 이름을 딴 화학 동역학 방정식을 개발하게 했습니다. Arrhenius는 다른 발견도 했고 1903년 노벨 화학상을 수상했습니다.
Arrhenius 방정식은 " Models Predict Failure Rates " 에 설명된 방정식을 사용하여 온도 종속 프로세스의 속도를 온도와 연관시킵니다 .
R = Ae^(–Ea/kT)
활성화 에너지( E a )와 볼츠만 상수( k )는 에르그나 줄과 같은 다른 에너지 단위보다 고장 분석에 더 적합한 전자 볼트 단위로 나타납니다.
"열적 과부하" 섹션에 명시된 바와 같이 반도체 접합부의 온도를 160°C에서 135°C로 낮추면 고장률이 약 절반으로 줄어듭니다. Arrhenius 방정식이 이 동작을 예측하는 방법은 다음과 같습니다. 먼저 방정식을 대수 등가로 변환합니다. base- e 또는 base-10 로그 를 사용할 수 있습니다.
그런 다음 방정식을 미분합니다.
두 온도 T2 및 T1 에 대한 값을 삽입할 수 있도록 재정렬합니다.
이제 전자 고장에 일반적으로 사용되는 약 0.4eV의 활성화 에너지를 사용하고( " 모델 예측 고장률 "의 표 참조) T2 를 160°C로, T1 을 135°C로 대체 합니다 . 또한 앞에서 나열한 볼츠만 상수를 사용하고 비율 비율의 로그에 대한 방정식을 풉니다. 비율은 약 2이어야 하므로 로그는 약 0.301이어야 합니다.
고장률 예측 모델
가장 잘 알려진 속도 모델 중 하나인 Arrhenius 방정식은 온도와 반도체 신뢰성을 관련시킵니다. 방정식은 특정 장치의 고장이 아니라 고장률을 예측합니다. (신뢰성은 또한 작동 전류 및 전압과 같은 요인에 따라 달라집니다.) 전기적 조건이 사양 내에 있다고 가정하면 아래 Arrhenius 방정식을 사용하여 온도에 의해 유발된 전기적 장애 비율을 모델링할 수 있습니다. (방정식은 Arrhenius가 방정식을 공식화하게 한 다년간의 실험 화학의 결과입니다.)
R = Ae^(–Ea/kT)
R = 실패 또는 반응 속도
A = 실험 상수
E a = 활성화 에너지(eV)
k = 볼츠만 상수(8.6 x 10 -5 eV/K)
T = 켈빈 온도(°C + 273.16°C)
온도가 증가하면 고장률도 증가하므로 더 많은 장치가 낮은 온도보다 높은 온도에서 고장납니다. (반도체의 경우 T는 장치의 접합 온도를 나타냅니다.) 물론 여러 독립적인 고장 메커니즘이 함께 작용할 수 있으므로 구성 요소의 절대 고장률을 계산하기 어렵습니다.
그럼에도 불구하고 Arrhenius 방정식을 사용하면 고장률을 추정할 수 있습니다. 서로 다른 고장 메커니즘은 0.3 eV ~ 1.0 eV 범위의 서로 다른 활성화 에너지를 갖습니다(아래 표 참조).
다른 응력의 영향을 모델링하려면 다른 모델이 필요합니다. Eyring 방정식은 열 및 환경 메커니즘을 모델링하고 Reich Hakim, Lawson 모델 및 Peck 방정식은 온도 및 습도를 모델링합니다. (이러한 모델에 대한 자세한 내용은 " 모델을 사용하여 반도체 오류 예측 "을 참조하십시오 .)
이러한 모델을 적용하면 특정 메커니즘으로 인해 장치가 고장나는 비율을 미리 결정할 수 있습니다. 장치가 특히 높은 비율로 고장나는 것처럼 보이는 경우 모델을 통해 사용자가 장치에 적용한 조건에 대한 통찰력을 얻을 수 있습니다.
고장 메커니즘에 대한 활성화 에너지
실패 메커니즘 : 활성화 에너지, E a (eV)
산화물 결함 : 0.3 ~ 0.5
벌크 실리콘 결함 : 0.3 ~ 0.5
부식 : 0.45
조립 결함 : 0.5 ~ 0.7
일렉트로마이그레이션 : 0.6(Al 라인) 0.9(접점)
마스크 또는 포토레지스트 결함 : 0.7
오염 : 1.0
주입 변경 : 1.3
반도체 고장 모델링
Arrhenius 방정식을 사용하여 고장률을 예측하는 방법을 설명했으며 다른 유형의 모델도 참조했습니다. 저자는 수학적으로 모델링할 수 있는 효과 유형에 대한 느낌을 주는 이러한 모델에 대해 다음과 같은 추가 정보를 제공했습니다.
가속화된 테스트 모델
가속 테스트를 통해 엔지니어는 압축된 시간 내에 구성 요소의 수명 분포에 대한 정보를 얻을 수 있으므로 테스트 비용을 절감할 수 있습니다. 이러한 유형의 테스트는 구성 요소에 더 높은 수준의 자극을 적용하지만 자극은 스트레스를 견딜 수 있는 구성 요소의 전체 기능 내에서 유지됩니다.
또 다른 테스트 접근 방식인 가속 테스트는 짧은 시간에 구성 요소의 사용량을 증가시켜 마모 가능성을 높입니다. 예를 들어 특정 애플리케이션에서 릴레이가 하루에 10번 작동해야 하고 필요한 작동 수명이 10년으로 추정되는 경우 릴레이는 36,500번 작동해야 합니다. 36.5일 이내에 하루에 1000번의 작업을 수행하여 릴레이를 테스트하고 동일한 유형의 릴레이 배치의 예상 수명을 예측할 수 있습니다.
반도체 소자의 경우 온도 사이클링이나 습도와 같은 다른 스트레스를 가하여 수명 테스트를 가속화할 수 있습니다. 이러한 구성 요소 테스트는 잠재적인 결함을 노출할 수 있습니다. 그리고 이러한 테스트에서 얻은 데이터는 작동 중 구성 요소의 신뢰성을 예측하는 데 유용합니다. 대부분의 경우 테스트 중에 사용되는 전압, 전류, 온도 등과 같은 매개변수에 대한 허용 한계를 지정합니다. 가속 테스트는 테스트하려는 고장 메커니즘과 테스트 중인 장치 유형에 따라 75°C ~ 225°C 범위의 온도를 적용합니다. 대부분의 경우 구성 요소에 공칭 전압을 적용합니다.
또한 50% RH(상대 습도) ~ 90% RH 영역과 85°C ~ 150°C 범위의 온도에서 높은 습도 조건에서 구성 요소를 테스트할 수 있습니다. 사용되는 표준 조합은 85°C입니다. 및 85% RH. 결합된 습도 및 온도 테스트는 해안 지역에서 작동하는 전자 시스템에 사용되는 것과 같은 구성 요소를 스크리닝하는 데 유용합니다. 이러한 테스트는 부식, 이온 이동으로 인한 금속 성장 등으로 인해 발생하는 고장 메커니즘을 자극할 수 있습니다.
온도 외에 환경 스트레스가 적용되는 테스트를 HAST(고가속 스트레스 테스트)라고 합니다.
전자 부품에 대한 가속 수명 테스트를 모델링하는 데 사용되는 모델에는 Arrhenius ealtion, Eyring 방정식, Reich-Hakim 방정식, Peck 방정식 및 Lawson 방정식이 있습니다. (엔지니어들은 경험적 데이터에 대한 실패율의 관계를 언급할 때 종종 모델과 방정식이라는 단어를 바꿔 사용합니다.)
아레니우스 모델
Arrhenius 모델은 전자 부품의 고장률과 온도 간의 관계를 설명합니다. 이는 온도 변화에 대한 화학 반응 속도의 관찰된 의존성에서 파생됩니다. 모델을 사용하여 가속 수명 테스트를 통해 전자 부품의 신뢰성을 추정할 수 있습니다. 이 모델에 따르면 반응 속도는 다음과 같이 주어집니다.
R = Ae^(-Ea/kT)
R = 실패율(또는 반응 속도)
A = 경험적 속도 상수
E a = 활성화 에너지(eV)
k = 볼츠만 상수(8.6 x 10-5 eV/K)
T = 켈빈 온도(° C + 273.16° C)
다음 조건에서 이 모델을 적용할 수 있습니다.
1. 주요 응력은 온도에 따라 달라집니다.
2. 부품의 수명은 모든 온도에서 로그 정규 분포를 따릅니다.
고장 메커니즘의 유형에 따라 활성화 에너지가 다르지만( 표 ) 온도는 고장 메커니즘을 가속화할 수 있는 요인입니다. 반도체 장치의 경우 온도 T는 작동 중 장치 접합 온도를 나타냅니다.
고장 메커니즘에 대한 활성화 에너지
실패 메커니즘 - 활성화 에너지 E a (eV)
산화물 결함 - 0.3 ~ 0.5
벌크 실리콘 결함- 0.3 ~ 0.5
부식- 0.45
조립 결함 - 0.5 ~ 0.7
일렉트로마이그레이션 - 0.6(알루미늄 라인) 0.9(접점)
마스크 또는 포토레지스트 결함 - 0.7
오염 - 1.0
전하 주입 - 1.3
Eyring 모델
아이어링 Eyring 모델은 열역학적 현상과 같은 환경 스트레스를 적용하여 Arrhenius 모델을 개선합니다. 실제로는 열 이외의 응력으로 인해 고장이 발생할 수 있습니다. Eyring 모델에 따르면 장치의 중앙값 수명은 다음 방정식으로 표시됩니다.
t(50%) = A e^[(E/kT)·F(V)·F(RH)]
이 식에서 F (V) 는 인가전압에 대한 응력계수, F (RH) 는 상대습도에 대한 응력계수, A는 총가속도계수를 나타낸다. 다른 변수는 Arrhenius 모델에서 사용된 것과 동일합니다. 위의 표에 제공된 값에서 활성화 에너지의 적절한 값을 선택한 후 Eyring 방정식을 사용하여 다양한 고장 메커니즘을 모델링할 수 있습니다. 이 모델에 따르면 활성화 에너지가 0.3 eV인 화학 공정에 대한 총 가속도 계수는 다음과 같이 주어집니다.
A = e^[(-E/k)(1/T0-1/T) – B(1/RH0-1/RH)]
이 예에서 B = 296이고 RH 0 및 T 0 은 각각 상대 습도 및 온도의 기준 조건과 같습니다. MIL-HDBK-217F는 이 모델을 사용하여 전자 부품의 온도 및 스트레스 요인을 추정합니다.
Peck 모델
펙 Peck 모델 이 모델은 온도 및 습도 응력을 별도로 설명하며 각각 85°C 및 85% RH의 정규화된 습도 및 온도 응력을 가정합니다. 그런 다음 이러한 요소를 사용하여 전체 가속 요소를 얻습니다. 다음 방정식은 모델을 설명합니다.
A = e^[(-E/k){(1/ TO) – (1/T)}(RHO/RH)n]
TO 및 RHO는 각각 기준 온도 및 상대 습도이며 이 모델에서 n = 4.5입니다.
Reich-Hakim 모델
라이히-하킴 Reich-Hakim 모델 이 방정식은 온도 및 습도의 함수로 구성요소의 중앙값 수명을 모델링합니다.
t(50%) = e^[-{A + B(T + RH)}]
이 방정식에서 T는 온도(°C), RH는 상대 습도(%), A는 가속 계수, B는 상수입니다. 가속 계수는 다음에서 계산됩니다.
A = e^[(-E/k) {1/(T0 + RH0) – 1/(T + RH)}]
여기서 E는 1.19 eV의 활성화 에너지이고 T 0 와 RH 0 는 기준 온도 및 습도 조건을 나타냅니다.
Lawson 모델
로손 Lawson 모델 이 모델에서 가속 계수는 온도에 따라 선형적으로 변하고 습도에 따라 비선형적으로 변한다고 가정합니다. A는 가속도 계수, B는 온도에 따른 가속도 계수, C는 습도에 따른 가속도 계수를 나타냅니다.
A = B · C
B = e^[(-E/k){(1/(273 + T) – (1/(273 + 85)}]
그리고
ln C^2 (RH) = D(85 2 – RH 2 )
이 방정식에서 T는 온도(°C), RH는 상대 습도, D는 상수, k는 볼츠만 상수, E는 활성화 에너지입니다. 85°C 및 85% RH가 표준 조합 테스트 조건으로 간주되기 때문에 방정식에서 온도 및 습도에 대해 이 값을 사용합니다. E = 0.4 eV 및 D = 5.57 x 10 -4 의 경우 모델은 금속 부식의 경우에 상당히 정확합니다.
반도체 고장 분석을 위한 EBIC/EBAC 기술
전자빔 유도전류(EBIC)와 전자빔 흡수전류(EBAC)(RCI(Resistive Contrast Imaging)라고도 함)는 반도체 장치 내부의 고장을 찾아 분석하기 위해 사용되는 두 가지 기술입니다.두 방법 모두 스캔 전자 현미경(SEM)의 전자빔과 테스트 대상 장치(DUT)의 상호작용을 이용하여 고장 분석 조사자에게 정보를 공개합니다.
P-N 접합 조사를 위한 EBIC
EBIC는 트랜지스터 p-n 접합의 확산 길이와 같은 특성을 시각화하고 정량적으로 결정하는 수단을 제공한다.이미나 테크놀로지스의 나노프로빙 솔루션에서는 유도 전류를 측정하기 위해 프로브 바늘을 접합부에 접촉시킨다.EBIC 시스템은 포인트 프로브 측정을 증폭하여 전자 빔 위치에 동기화합니다. 그런 다음 이 정보를 매핑하고 시각화를 위해 EBIC 시스템을 사용하여 현미경 2차 전자 이미지에 오버레이할 수 있습니다.
EBAC(금속 네트워크에서의 결함 현지화용)
EBAC 기법은 EBIC와 유사한 원리에 기초하고 있습니다.SEM의 전자 빔은 DUT를 스캔하여 표면 아래의 금속 라인에 흡수된 전하를 주입합니다. 다음으로 접촉레벨에 miBot 나노매니퓰레이터를 장착한 프로브에 의해 전류를 유도하고 측정합니다. EBIC 기법과 마찬가지로 탐지된 신호를 2차 전자상에 중첩할 수 있다.이 이미지를 회로 레이아웃과 비교함으로써 조사자는 단락 및 개방 위치를 정확하게 파악할 수 있습니다.
